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新增6页：p18(寄存器+Table)/p20-p21(PSR双图+APSR位域)/p197(MPU汇编)/p237-238(CFSR/UFSR位域描述) 原有6页：p1封面/p2目录/p12-p13正文/p51-p52指令表 Co-Authored-By: Claude <noreply@anthropic.com>
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Contents
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PM0214
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2/262
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PM0214 Rev 10
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Contents
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1
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About this document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
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1.1
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Typographical conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
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1.2
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List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
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1.3
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About the STM32 Cortex-M4 processor and core peripherals . . . . . . . . . 13
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1.3.1
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System level interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
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1.3.2
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Integrated configurable debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
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1.3.3
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Cortex-M4 processor features and benefits summary . . . . . . . . . . . . . . 15
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1.3.4
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Cortex-M4 core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
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2
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The Cortex-M4 processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
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2.1
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Programmers model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
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2.1.1
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Processor mode and privilege levels for software execution . . . . . . . . . 17
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2.1.2
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Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
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2.1.3
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Core registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
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2.1.4
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Exceptions and interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
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2.1.5
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Data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
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2.1.6
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The Cortex microcontroller software interface standard (CMSIS) . . . . . 26
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2.2
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Memory model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
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2.2.1
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Memory regions, types and attributes . . . . . . . . . . . . . . . . . . . . . . . . . . 29
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2.2.2
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Memory system ordering of memory accesses . . . . . . . . . . . . . . . . . . . 29
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2.2.3
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Behavior of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
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2.2.4
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Software ordering of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . 31
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2.2.5
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Bit-banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
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2.2.6
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Memory endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
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2.2.7
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Synchronization primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
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2.2.8
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Programming hints for the synchronization primitives . . . . . . . . . . . . . . 36
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2.3
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Exception model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
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2.3.1
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Exception states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
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2.3.2
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Exception types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
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2.3.3
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Exception handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
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2.3.4
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Vector table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
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2.3.5
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Exception priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
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2.3.6
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Interrupt priority grouping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
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2.3.7
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Exception entry and return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
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